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삼성전자, 업계 최소 크기 ‘수직적층’ 3D 트랜지스터 구현

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작성자 이진숭
댓글 0건 조회 2회 작성일 26-06-22 14:36

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삼성전자 사내 반도체연구소가 가장 작은 크기의 수직 적층 트랜지스터 기술을 업계 최초로 구현했다.
17일 삼성전자 뉴스룸에 따르면 삼성전자 반도체연구소 로직 TD팀은 최근 미국에서 열린 세계 3대 반도체 학회 ‘VLSI 심포지엄 2026’에서 업계 최소 크기의 ‘3차원 적층 전계효과 트랜지스터(3D Stacked FET)’ 구현 성과를 발표해 ‘베스트 페이퍼’에 선정됐다.
이번 연구는 메모리 반도체에 적용되던 수직 적층 기술을 로직반도체에도 적용해, 기존 평면에 배치하던 트랜지스터를 위아래로 쌓았다. 고대역폭메모리(HBM)나 V-NAND는 각각 D램과 낸드플래시를 수직으로 쌓아 면적 한계를 극복하고 집적도를 높인 대표적인 사례다.
연구팀은 기존 업계 기록인 48나노미터(nm) 게이트 간격(gate pitch)보다 더 작은 게이트 피치 42nm를 구현했다. 트랜지스터 하나의 가로 길이를 더 줄여 미세화를 구현한 것이다.
수직 적층 기술을 활용하면 동일한 크기에 웨이퍼에 트랜지스터를 많이 넣을 수 있기 때문에 성능과 전력 효율도 덩달아 상승하는 효과가 있다. AI 서버나 고성능 컴퓨팅(HPC)용 차세대 로직 반도체에 적합하다는 평가를 받고 있다.
연구팀은 그래픽처리장치(GPU)나 중앙처리장치(CPU) 등 로직반도체의 핵심 과제는 단위 면적당 트랜지스터 수를 최대한 늘려달라는 고객들의 요구를 맞추는 것이었는데 트랜지스터 간격을 줄일 경우 절연체까지 얇아지는 한계를 수직 적층을 통해 돌파했다고 설명했다.
권욱현 삼성전자 반도체연구소 로직DT팀 마스터는 “링 오실리에이터(회로 정상 동작 여부를 확인하는 테스트 회로)와 SRAM(고속 임시 메모리 회로)을 개발해 제품화를 위한 다음 걸음을 내딛을 것”이라고 말했다.
평생 태피스트리 작업에 매진하며 한국 현대 섬유예술을 이끈 송번수 작가가 지난 15일 별세했다고 갤러리바톤이 18일 밝혔다. 향년 83세.
1943년 충남 공주에서 태어난 고인은 홍익대 공예학과를 졸업하고 판화 작가로 활동했다. 이후 석판화를 배우기 위해 프랑스 파리국립미술학교로 유학해 그곳에서 태피스트리와 인연을 맺었다. 귀국 후 1980년부터 2008년까지 홍익대에서 교수로 재직하며 후학을 양성했으며, 섬유공예 발전을 위한 마가미술관을 설립했다. 2009~2010년에는 대전시립미술관 관장도 역임했다.
작가로서 섬유공예, 판화, 종이 부조, 환경조형물 등 장르를 넘나드는 실험과 고유한 조형 언어를 통해 독자적인 예술 세계를 구축했다. 경기도 광주 능평성당 제단 벽에 설치된 태피스트리 ‘미완의 면류관’은 섬유미술과 종교미술, 공예와 회화가 어우러진 대표작이다.
2000년 국민포장을 수훈했고, 2001년에는 헝가리 개국 1000년 기념 국제 태피스트리 전시회에서 최고상을 수상했다. 2017년에는 국립현대미술관에서 회고전 ‘송번수 50년의 무언극’을 열어 그의 예술 세계 전반을 조명했다. 그의 작품은 국립현대미술관, 서울시립미술관, 부산시립미술관, 대전시립미술관, 부다페스트 국립미술관 등 국내외 주요 기관에 소장돼 있다.

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